DDR的总线一般分为3组，数据组、地址/控制组、时钟组，其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系。地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系。
为什么两组线与时钟的等长关系不同？因为速率不同。目前DDR的时钟基本上是采用源同步差分时钟。数据线在时钟的上升和下降源都采样数据。地址/控制线仅在时钟的上升沿采样速据。数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。而时序电路的工作模式可以比较简单的分成同步模式、源同步模式等等。
同步模式：时钟是有晶振出，分别到达主芯片和memory芯片的
同步模式的时序计算，可以根据时钟和地址以及时钟和数据之间的时序关系图来计算，
地址：
SETUP：Tck-Tcomax-Tflight-Tsu>0PC
HOLD:Tcomin+Tflight-Thold>0P
数据：
TO方向：Tck-Td1comax-Tdfilght-Tdsu2>0
Td1comin+Tdflight-Tdhold2>0
OFF方向:Tck-Td2comax-Tdfilght-Tdsu1>0
Td2comin+Tdflight-Tdhold1>0
其中Tco是clk to output valid
Tsu 是set up time
Thold 是hold time
具体的数值需要查找器件手册
计算时序的一般步骤（仅供参考）：
1. 找到器件手册，看清楚工作模式
2. 计算出能满足时序要求的走线长度，可以结合布局，对信号进行仿真分析，寻找最佳的匹配方式，走线
3. 走线完毕记得进行验证仿真
4. 测试信号的波形跟仿真的结果进行比较分析比较粗，具体的工作很繁杂的。