·DRAM
·XDR内存控制器（XMC，Memory Controller）
·XDR IO单元（XIO，IO Cell）
·互联总线（Interconnet）
·XDR时钟发生器（XCG，Clock Generator）
DRAM是XDR DRAM系统中的内存模块，它主要由Rambus的制造商进行制造，制造商可以按照一定的标准来自行决定DRAM内存模块的大小，封装形式，不过所有的DRAM模块中的DRAM核心（DRAM Core）必须按照统一的标准进行制造。各个厂家制造的DRAM必须确保能够相互兼容。
XMC是一种新型的内存控制器，它完全由Rambus公司进行制造，它对传输过程中的信号进行控制。
XIO位于XDR ASIC芯片中，是XMC和互连总线之间的物理接口。XIO的弹性很大，可以针对系统不同层面的应用进行输入输出处理，甚至可以工作在用户设定的环境中。
互联总线
而互连总线采用串行的设计方式，即地址信号，数据信号和控制信号均有自身独立的线路，而在传统的并行总线架构中，地址信号，数据信号和控制信号通常复用同一条线路。XDR互连总线的宽度为32bit，其中32条总线用于点对点的连接，进行高速数据传输，12条总线用于请求信号传输，4对总线用于控制信号，1条总线用于时钟控制。
XCG是低噪音，低抖动的差分时钟发生器，它能够在一个系统时钟内产生4个XDR时钟周期，而在每个时钟周期的上升沿和下降沿，都可以传送1bit的数据。Cypress和ICS公司授权制造此时钟产生器。
信号
XDR使用差分Rambus电平信号（DRSL）在串行点与点连接中进行双向的，高速数据信号传输；使用Rambus 电平信号（RSL）进行同步的控制信号传输。每条点与点传输线路最多可以连接36个DRAM设备。
DRSL和RSL信号同时使用，可以充分利用互连总线的带宽，为高性能的数据传输提供条件。而且能够降低电源功耗和电流噪声。
时钟控制
XDR协议使用了一种“中性”的传输标准，即所有的数据必须按照规定的速率进行发送，但是数据可以根据时钟的边界在任意相位内进行发送。在这个协议下，形成了XDR FlexPhase电路，它集成于XIO单元中，确保了数据最高的传输速率。
系统时钟图
在XDR的工作过程中，首先由XCG根据系统时钟产生CTM控制信号，随即CTM控制信号直接传输至ASIC设备，ASIC设备根据CTM信号调用XIO部件，XIO部件通过PLL来生成内部的XDR数据时钟；在此过程中，CTM会沿着互连总线传输给每一个DRAM CFM部件。CFM主要是对DRAM每一个引脚进行数据收发和信号控制。
数据传输
XDR在ASIC控制器和XDR DRAM之间使用“8分频”的数据传输技术（ODR），在一个系统周期内传输8比特的数据。外部CFM部件在ASIC控制器的作用下，确保了数据的传输速率。
8分频数据传输电路
XDR IO单元
XDR IO单元在整个系统中有着非常重要的作用，它主要由3个模块组成，并且完成相应的功能。这三个模块为数据模块（DQ），控制模块（CTL）和请求信号模块（RQ）。
数据模块由多个数据区组成（通常是4个），每一个数据区大小为8bit，数据模块使得数据能够以3.2-6.4GHz频率进行传输；控制模块的功能主要是对寄存器进行访问，初始化，维护以及相应的操作。而请求信号模块对DRAM接收的地址信号和控制信号进行控制和操作。
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