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【制造/封测】台积电先进制程与封装技术解析

来源:TechNews科技新报       

因为疫情的关系,首次改成线上方式举行的2020台积电技术论坛在25日正式举行,台积电总裁魏哲家在谈到台积电的世界级制造技术时表示,进入量产后的N7制程支援了客户许多创新,包括移动设备、高效能装置、人工智能、5G产品、网络连结装置、资料中心与智慧车等都使用了台积电的N7制程产品,也使得N7制程近期也达到了出货10亿颗晶粒的里程碑。而就在N7量产1年后,N7+强化版也正式量产,为全球第一个进入商业量产的EUV半导体制程,而这两者也成为台积电具备高度量产能力与竞争力的产品。

至于,在5纳米制程(N5)的发展上,魏哲家则是进一步指出,因为N5是目前全球最先进的半导体制程,与前一代的N7制程相较,预算速度提升15%,功耗降低30%,逻辑密度更大幅提升80%。而在N5广泛采用EUV技术的情况下,也巩固了台积电先进制程的领导地位。而且,N5制程的强化版N5P也将在2021年正式进入量产。

魏哲家还表示,为进一步延展台积电先进制程的领导地位,也在N5的技术上发展出4纳米的N4制程,N4除了在运算速度、功耗及逻辑密都皆有提升之外,还与N5有100%的IP相容性,因此能沿用N5的设计以加速产品的上市,而N4计2021年第4季正式试产。而在谈到更新的3纳米(N3)制程时,预计N3运算速度较N5提升15%、功耗降低30%、逻辑密度增加70%。而N3的试产时间落在2021年试产,2022年正式量产。另外,目前也正在跟客户合作,定义未来其他更先进节点的相关技术。

另外,魏哲家强调,在台积电发展先进制程后发现,当前2D半导体微缩已经不符合未来的异质整合需求,这使得台积电所发展的3D半导体微缩成为可以满足未来包括系统效能、缩小面积、以及整合不同功能的道路。而台积电也将CoWoS、InFO-R、Chip on Wafer、Wafer on Wafer等先进3D封装技术平台汇整,未来将统一命名为“TSMC 3DFabric”,未来此平台将持续提供介面连结解决方案,以达成客户在整合逻辑芯片、高频宽存储器以及特殊制程芯片的需求。

封面图片来源:拍信网