台积电推出晶圆堆叠生产方式 未来绘图芯片设计将可受惠

日前，在美国加州Santa Clara举行的第24届年度技术研讨会上，台积电宣布推出晶圆堆叠（Wafer-on-Wafer，简称WoW）的技术。藉由这样的技术，未来绘图芯片业者包括英伟达（Nvidia）及超微（AMD）都将会受惠。另外，台积电还同时宣布与Cadence合作，藉由Cadence的EDA软件与知识产权，以未来生产5纳米或7纳米制程的移动芯片。

台积电表示，由于晶圆上的平面空间有限。因此，透过WoW技术可以透过硅通孔（TSV）互连，将多层逻辑运算单位以立体方式堆叠在一起，架构出高速、低延迟互连性能。而这样的生产方式早就运用在DRAM及3D NAND Flash等存储器的生产技术上，但是用在逻辑运算单元的量产上，却还是首次。

虽然，台积电提出WoW技术，但是制程的成熟度却在量产的过程中扮演着重要的角色。在目前WoW技术的良率还很低的情况下，在台积电未来前进到更先进制程技术之前，预计将在其成熟的16纳米或10纳米制程技术上进行初步推广。

不过，随着先进制程技术的成熟和良率的提高，未来绘图芯片制造商可以利用WoW技术，将两个或以上功能齐全的绘图芯片堆叠在一起，而不是使用两个的绘图芯片进行双系统的运算。如此不但能节省成本，而且还有体技更小、效能更佳、而且更加节省耗能的优点。

另外，在会议上，台积电还宣布了一款采用极紫外线（EUV）光刻技术的新7纳米+的制程，预计将在在2019年上半年量产，并且届时也有望开始5纳米制程的风险生产。

事实上，早在2018年1月份，台积电就开始投资超过新台币7,000亿元，在南科建设一座全新的5纳米12英寸晶圆厂，预计将于2020年开始量产。至于，2018年下半年开始，将可以期待透过7纳米制程所生产移动芯片、处理器和绘图芯片，藉由他们比上一代产品更优异的性能和功率特性，为现代产品带来更突破性的发展与优势。

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