注册

【IC设计】台积电3纳米量产在即,宣布新思科技数字与客制化设计平台获认证

来源:科技新报    原作者:Atkinson    

IC设计厂商新思科技致力实现新一代系统单芯片(system-on-chips,SoCs)功耗、效能和面积(PPA)最佳化,并宣布数字与定制设计平台获得台积电3纳米制程认证。台积电最新3纳米制程技术照计划2022年量产。

新思科技指出,认证通过严格验证,是以台积电最新设计规则手册(design rule manual,DRM)和制程设计套件(process design kit,PDK)为基础,取得认证也可说是双方多年合作成果。此外也取得台积电N4制程认证。

台积电设计建构管理处副总经理Suk Lee表示。藉由双方的战略合作,台积电能让客户实现新一代HPC、移动、5G和AI设计,并快速将创新的产品推向市场。另外,数字设计流程是以紧密整合的“新思科技融合设计平台”为基础,采用最新技术以确保更快速的时序收敛(timing closure),以及从合成到布局绕线再到时序及物理签核的完整流程之间的关联性。该平台经强化后的合成与全局摆置器Security C–TSMC Secret(global placer)引擎,可达到库单元(library cell)选择和布局结果的最佳化。

新思科技强调,为了支持台积电的超低电压设计收敛,新思科技优化引擎已改为使用新的footprint优化算法。这些基于双方战略伙伴关系的新技术,对于利用台积电N3制程的设计来说,有助其PPA的提升。CustomCompiler设计和布局解决方案是“新思科技客制化设计平台”的一环,能为使用台积电先进制技术的设计人员带来更高的生产力。

多项CustomCompiler强化功能获得新思科技DesignWare IP团队等3纳米先期用户认证,能降低3纳米技术所需心力。新思科技PrimeSim HSPICE、PrimeSim SPICE、PrimeSim Pro和PrimeSim XA模拟器是PrimeSim连续解决方案的一部分,能改善台积电3纳米芯片设计的周转时间(turnaround time),并为电路模拟和可靠性要求提供签核范畴(signoff coverage)。

新思科技数字设计事业群总经理Shankar Krishnamoorthy表示,新思科技与台积电的持续合作关系为先进3纳米制程带来高度差异化的解决方案,让客户在设计复杂的SoC时更具备成功的信心。在整体流程中因为有了能实现3纳米制程的多项技术创新,设计人员得以充分利用PPA的精进,进行新一代HPC、行动、5G和AI设计。

封面图片来源:拍信网