台积电突破二维半导体界面瓶颈，助力芯片迈向1纳米以下

随着传统硅基半导体技术逐步逼近物理极限，全球半导体产业正加速寻找能够延续摩尔定律的下一代材料。二硫化钼（MoS₂）等二维半导体材料因厚度仅有原子级（单层约0.7纳米），被视为突破1纳米以下制程节点的关键选项。然而，二维半导体在实际器件制造中面临一项核心难题：当在其表面沉积用于控制电流的栅极绝缘层时，超薄绝缘层与半导体之间的界面容易产生缺陷，导致电子散射、载流子迁移率下降，晶体管性能大打折扣。

针对这一长期困扰业界的“界面问题”，台积电企业研发团队与台湾地区阳明交通大学团队合作，提出了一种名为“外延界面工程”的创新解决方案。相关研究成果已于2026年7月发表于国际顶尖期刊《自然-电子学》（Nature Electronics）。

研究团队的核心思路并非寻找新的半导体材料或栅介质材料，而是对两种材料之间的接触界面本身进行原子级的重新设计。具体而言，他们利用超高真空技术，在单层二硫化钼表面精准沉积一层超薄的金属铝，再通过氧化处理，使其形成厚度仅约0.42纳米的氧化铝层。这层原子级厚度的氧化铝充当了高品质的缓冲基底。随后，团队在其上沉积高介电常数的氧化铪作为功能性栅介质。

这一原子级界面调控技术发挥了双重作用：一方面，氧化铝缓冲层填补了二硫化钼表面无悬空键的结构缺陷，为上层氧化铪薄膜提供了平整、连续的生长基底，从源头保障了栅介质均匀成膜；另一方面，它充当了缓冲隔离层，阻隔了高介电常数介质与二维半导体之间的电荷与晶格应力干扰，大幅降低了界面电子散射概率。

凭借这套技术，研究团队基于晶圆级化学气相沉积工艺制备的单层二硫化钼材料，成功制造出高性能顶栅极晶体管。测试结果表明，该晶体管的等效氧化层厚度接近1纳米，达到了先进制程对栅介质厚度的严苛要求。同时，器件在极小尺寸下展现了全球领先的跨导表现（峰值达0.45 mS/μm），并具备极低漏电流与优异的操作稳定性。

该研究首次在大面积原子薄层器件中，同步实现了栅介质的极致微缩、强大的静电控制能力与高载流子迁移率。这项技术的价值在于建立了一个可广泛应用于不同二维半导体材料的平台技术，未来有望与现有半导体工艺相结合，为“后硅时代”的芯片技术奠定重要基础。