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【制造/封测】半导体将拥抱2nm时代

来源:中国电子报    原作者:莫大康    

目前,推动半导体行业发展的方式主要有两种,一个是尺寸缩小,另一个是硅片直径增大。由于硅片直径增大涉及整条生产线设备的更换,因此目前主要发展路线是尺寸的缩小。除此之外,利用成熟特色工艺及第三代半导体材料改进半导体产品的性能也被企业大量采用,这将开辟摩尔定律的另一片新的天地。

台积电、三星角力先进工艺

据悉,台积电3纳米工厂已经通过环境评测,依据原定时程,全球第一座3纳米工厂,可望在2020年动工,最快2022年年底量产。

此外,由于三星在台积电之前抢先公布它的3纳米将采用环栅FinFET的纳米片结构,两家3纳米制程战争一触即发。另有消息报道,台积电仍沿用升级版的FinFET架构,可能采用迁移率更高的材料,而非环栅纳米片结构。

两家在不同的工艺与架构问题方面各自大作文章,其中的关键是要找出性能瓶颈之所在,然后以最具成本效益的方式使用最佳工具来分别解决这些瓶颈。无论是I/O、内存接口还是过热的逻辑块,系统的运行速度都只能与该系统中最慢的组件一致。

其实,先进封装也是解决方案之一。在某些情况下,前道工艺的每一节点的进步都可能需要一个完全不同的体系结构与之配合。它可能是更多的软硬件协同设计,与整个设计优化为一个系统。如果有一种一致的方法来描述这些设备并将它们连接在一起,那么釆用chiplet等方法可以更节省时间。

目前至少有六种主流的芯片/小芯片组合方式,还有更多的正在进行中,不难想象每个芯片供应商会根据价格、功耗、性能甚至地区标准快速地提供定制解决方案。因此,虽然应用于高性能计算(HPC)及5G开发的芯片可能需要最新的2nm制程,但是与它配套的可能是16nm的SerDes、28nm电源模块和40nm安全芯片等,同时它们将集成在一体。

成本是关键因素

在半导体行业中,成本因素是非常关键的。有数据显示,7nm工艺的研发费用需要至少3亿美元,5nm工艺平均要5.42亿美元,3nm、2nm的工艺起步价大约在10亿美元左右。

据最新的消息,台积电原定于2020年6月试产的3nm工艺芯片,由于疫情原因可能将推迟到10月。台积电3nm工艺的总投资高达1.5万亿元新台币,约合500亿美元。目前在建厂方面至少已经花费200亿美元,可见投入之庞大。

近日台积电正式披露了其最新3nm工艺的细节详情,它的晶体管密度达到了前所未有的2.5亿个/mm2。与5纳米相比,功耗下降了25%~30%,并且功能提升了10%~15%。

台积电重申,从7nm到5nm,再到未来的3nm,每一个节点都是全节点的提升。这不同于竞争对手的每一个节点都仅是部分性能的优化,并非全节点的性能提升。因此对于未来3nm制程方面的竞争,台积电是信心满满。

台积电还谈到2nm工艺技术进展,公司采用FinFet第六代技术平台开发3nm技术的同时,也已开始进行2nm制程技术研发,并针对2nm以下技术进行探索性研究。

对于极紫外光(EUV)技术,要减少光刻机的掩膜缺陷及制程堆叠误差,并降低整体成本。台积电表示,今年在2nm及更先进制程上,将着重于改善极紫外光技术的品质与成本。

半导体尺寸缩小远非有EUV光刻机就能实现的。严格地说,到3nm时,可能釆用现有的FinFET架构也无法达到,需要从器件的架构、工艺变异、热效应、设备与材料等方面综合解决。

由于HPC及5G等市场的需求,半导体业向3nm过渡已成定局,台积电及三星两家已经承诺,至多时间上有可能推迟。2nm的现实可能性也极大。由于费用过高及许多技术上的难点无法解决,外加必须有高端设备及材料的支持,所以1nm能否实现目前尚无法预言。但是半导体尺寸缩小的终点迟早会来临。

封面图片来源:拍信网